谁将成为下一代硬件描述语言标准?
编者注:以下文章摘自EDA2000的BBS(作者:law2)本站不对文章的准确性提供保证,亦不表示赞同文章观点,本文仅供参考
国际HDL会议上就下一代设计语言展开激烈的辩论
在最近举行的国际HDL会议上,与会者就使用何种设计语言展开了生动、激烈的辩论,Verilog、C/C++及Superlog设计语言的鼓吹者都竭力为各自的方案进行辩护。
EDA行业资深观察家、本次会议主持人John
Cooley介绍道:“这不是小组讨论,你们都是陪审员。”Cooley 请与会者投票表决:如果要启动一个芯片设计项目,他们愿意选择哪种方案?
当Intrinsix公司的技术经理James Lee开始为Verilog设计辩护时,辩论很快进入白热化阶段。Lee认为,Verilog工作得很好,并未过时。
Lee引用了曾任Cadence总裁的Joseph
Costello于1995年所做的一个论断: VHDL是一个4亿美元的“错误”。Lee解释道:“我们已经在VHDL工具开发上浪费了太多的金钱,现在我们又将在新的设计语言上犯同样的错误。为什么要重复同一错误呢?”
更复杂的世界
Synopsys公司SystemC战略项目总监Kevin Kranen在一位非常赞同Lee观点的听众面前为SystemC辩护。Kranen说:“这个世界比90年代初期更加复杂。”他认为系统级芯片(SoC)快速增长的复杂性需要新的设计方法。
Kranen特别指出,结构建模和验证需要新的设计方法。对于建模,他坚信SystemC是最佳解决方案;对于验证,他赞成使用Vera。
Verilog支持者Lee立刻予以反击,他说:“今年我已做了好几个SoC设计,我认为SoC设计并不需要这些东西。”
C语言的鼓吹者是Cynlib C++类库供应商CynApps公司的总裁兼首席执行官John
Sanguinetti。他指出:“我认为Verilog是硬件设计的汇编语言,现在的情形与1959年Fortran语言刚刚产生时非常类似。当时每个人都用汇编语言编程,可在10年内编程的标准就变成了高级语言。”
Sanguinetti称Cynlib是最好的选择,因为‘它符合工作需要’。
Sanguinetti宣称,在一个典型的例子中,Cynlib代码比SystemC小7倍,而速度快了5倍。他还说,新成立的网络开发公司Netrake现正利用Cynlib开发IC。
这一论断又引起了Lee的抱怨。“新成立的公司不知道哪个更好,5年后Netrake是否还存在尚令人怀疑。”Lee说道。Cadence系统设计公司系统级开发部副总裁Stan
Krolikoski和一位SystemC支持者公然抱怨:“这种无休止的争论真让人受不了”。
Krolikoski则说,当今市场上任何第三代移动电话的基带部分都是由非Verilog的算法专家设计的。他认为C语言不会像Verilog替代Spice那样很快替代Verilog。
另一个观点出自Co-Design
Automation公司总裁及首席执行官Simon Davidmann,他奋起捍卫自己公司的Superlog语言。他指出,Superlog在整个设计流程中仅提供一种语言和一个仿真器,这就避免了使用多种语言所出现的麻烦。RTL
Superlog的仿真速度比Verilog快3倍,而高级Superlog要快上100倍。
Davidmann强调,Superlog是Verilog的扩展。“它与现有的方法兼容。这是一种进化,而不是一场革命。”他指出。
C Level Design公司总裁和首席执行官Dan Skilken质问道:“为了得到3倍的性能改善,谁会为了购买一个新的仿真器而丢掉Synopsys的VCS及其它所有东西呢?”Davidmann回答道:“Superlog用户不必丢掉现有的工具,Superlog语言真正的价值就在于用户可以更好地进行RTL设计。”Skilken则认为Verilog不会淘汰,他们公司的工具有助于将C/C++模型准确地转换为HDL描述。Skilken得到了另一个听众的支持,该听众说他正在一个大型的验证项目上采用C
Level工具开发C语言模型。这位工程师声称,该方法在验证速度上已经加快了50到100倍。
Avanti公司的一位代表在人群中说道,小组讨论并没有谈及模拟设计。他说:“如果你想设计带有模拟电路的芯片,这里讨论的任何东西都帮不上忙。”
投票结果
小组讨论结束后,Cooley号召大家就如下议题进行投票表决:如果他们在九月份开始一个新的芯片设计项目,他们将会采取何种方法。仅有2票或3票赞成使用SystemC、Cynlib和C
Level设计。而Superlog和Verilog各自获得了约20票。
Krolikoski问是否就五年以后的项目再投一次票,被Cooley断然拒绝。Cooley说:“5年后,谁也不知道这个星球将会发生什么事情。”