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01 全局快门，拍动的东西不歪
卷帘快门一行一行曝光，物体一动就被拉斜；TrueSNAP 让 480 行同时开始、同时结束，形状和时间都对得上。
整帧同时曝光
全局快门的电荷在同一时刻积累、同一时刻转移，快门效率 >99%。拍旋转件、振动件、流水线上的工件不会出现斜边或果冻效应。
752×480 @ 60 fps
26.66 MHz 主时钟下整帧 16.66 ms，正好 60 帧。行周期 846 个时钟，其中 752 个是有效像素，其余是行消隐。
8 位并口直出
模块把 DOUT9–DOUT2 引到 D7–D0，取 10 位转换结果的高 8 位；FPGA 用 PCLK 上升沿锁存，HREF 判行、VSYNC 判帧，三个信号就能收。
近红外增强
黑白版对 850 nm 有响应，去掉红外截止片、配红外补光，就能在无可见光的场合成像，适合夜视与隐蔽监测。
4.8 V/lux·s，HDR >110 dB
550 nm 下响应度 4.8 V/lux·s，线性段动态范围 >55 dB，HDR 模式可到 110 dB 以上；双寄存器组能在行间实时切换曝光，明暗两套参数交替输出。
同一块 28×27mm 底板
与 MT9M001 模块同一块 28×27mm 底板，1–16 脚针序完全一致，换传感器不用重做线束；窗口可裁到任意小尺寸，2×2 / 4×4 合并还能把灵敏度提高 4–16 倍。
02 技术参数
传感器数据取自 Aptina MT9V034 数据手册（Rev. A）；模块部分取自 MT9V034 VER1.0 原理图与实测。
| 光学尺寸 | 1/3 英寸，感光面 4.51 × 2.88 mm，对角 5.35 mm |
|---|---|
| 有效像素 | 752 × 480（Wide-VGA），360,960 像素 |
| 像素尺寸 | 6.0 µm × 6.0 µm |
| 快门类型 | TrueSNAP 全局快门，同时曝光、同时读出，快门效率 >99% |
| 帧率 | 60 fps @ 26.66 MHz；板载 24 MHz 晶振下约 54 fps |
| ADC | 10 bit 列并行（可选 12→10 bit 压扩） |
| 数据输出 | 模块引出 8 bit 并口（DOUT9–DOUT2 → D7–D0）+ VSYNC / HREF / PCLK |
| 主时钟 | SYSCLK 26.66 MHz 典型，13–27 MHz；PIXCLK 约为其反相 |
| 响应度 | 4.8 V/lux·s（550 nm） |
| 动态范围 | >55 dB 线性；>110 dB（HDR 模式） |
| 供电 | 3.3 V ±0.3 V，所有电源域同一电压 |
| 功耗 | <160 mW @ 27 Mp/s（LVDS 关断）；待机 120 µW |
| 工作温度 | −30 ℃ ~ +70 ℃（环境） |
| 封装 | 48-pin CLCC |
| 串行配置口 | 两线串口（兼容 I²C），16 位寄存器；本模块从地址 0xB8 写 / 0xB9 读 |
模块与板载资源
| 模块尺寸 | 28 × 27 mm，四角 4 个安装孔 |
|---|---|
| 对外接口 | J1：2×10 排针，2.54 mm 间距；1–16 脚与 MT9M001 模块同针序，17–20 为各自的控制脚 |
| 镜头座 | M12（S 接口），标配 6 mm F1.2 / 1/3″ 镜头，侧向锁紧螺钉可锁焦 |
| 主时钟 | 板载 24 MHz 有源晶振（Y1），经 33Ω 串阻送到 SYSCLK |
| 复位 | R2 10K + C8 1µF 上电 RC 复位，未引到排针 |
| 串行口上拉 | SCLK / SDAT 各 10K 上拉到 3.3 V（R3 / R4），可直接挂总线 |
| 输出使能 | OE 经 R7 10K 上拉，上电即输出；拉低可让 D0–D7 高阻 |
| 从地址 | S_CTRL_ADR0 / ADR1 均接 3.3 V → 写 0xB8、读 0xB9 |
03 20 针接口定义
J1 为 2×10 排针，双列编号：1、3、5…19 在一侧，2、4、6…20 在另一侧。板上有丝印，写管脚约束照这张表填。第 17–20 脚是 MT9V034 的控制脚，MT9M001 在同样位置上却是 RESET / TRIG / TMR / STR，两种模块互换时这四脚要改约束。
| 针号 · 信号 | 方向 | 说明 |
|---|---|---|
| 1 D3V3 | 电源 | 3.3 V ±0.3 V，模块唯一供电，板上已有去耦 |
| 2 DGND | 地 | 与主控共地，尽量短 |
| 3 SCLK | 输入 | 两线串口时钟，板上 R3 10K 上拉到 3.3 V |
| 4 SDAT | 双向 | 两线串口数据，板上 R4 10K 上拉 |
| 5 VSYNC | 输出 | 帧有效（FRAME_VALID），一帧期间为高 |
| 6 HREF | 输出 | 行有效（LINE_VALID），一行像素期间为高 |
| 7 PCLK | 输出 | 像素时钟，约为主时钟反相；数据在上升沿有效 |
| 8 XCLK | 输入 | 主时钟（SYSCLK），板上经 R5 33Ω 接到时钟节点 |
| 9–16 D7–D0 | 输出 | 8 位像素数据，D7 为最高位（传感器 DOUT9），D0 为最低位（DOUT2）——取 10 位转换结果的高 8 位 |
| 17 LED_OUT | 输出 | 补光灯频闪同步，经 R9 33Ω 引出，可直接驱动 LED 使能端 |
| 18 EXPOSURE | 输入 | 上升沿启动一次曝光（Snapshot / Slave 模式）；连续采集时拉低 |
| 19 OE | 输入 | 输出使能，高有效；板上 R7 10K 上拉，默认使能 |
| 20 STANDBY | 输入 | 高电平进入待机，功耗降到 120 µW；正常采集拉低 |
04 四个控制信号与时序
数据线之外，第 17–20 脚各管一件事：补光同步、外部触发、总线释放和待机。不用的输入脚接低电平即可，不影响出图。
LED_OUT · 补光同步
曝光窗口内的频闪脉冲，经 33Ω 串阻引到第 17 脚。直接接红外补光板的使能端，曝光与补光天然对齐，不用主控再算时间。
EXPOSURE · 外部触发
上升沿启动一次曝光，适合快照（Snapshot）与从机（Slave）模式：多台相机可以由同一个触发源同步，做双目或环形布光。
OE · 总线释放
高电平输出、低电平高阻。两颗模组共用一组 D0–D7 时，用 OE 分时选通，省掉外部总线开关。
STANDBY · 待机
拉高进入待机，整机电流降到 120 µW 量级；退出后寄存器保持，不用重新初始化，适合电池供电的间歇采集。
行场时序（26.66 MHz）
| 行周期 | 846 个主时钟 = 31.72 µs（752 有效 + 94 行消隐） |
|---|---|
| 行有效数据 | 752 个像素 = 28.20 µs，HREF 为高期间每 PCLK 一个像素 |
| 场有效 | 480 行 ≈ 15.23 ms |
| 场消隐 | ≈ 1.43 ms（可调，用于拉长帧周期） |
| 整帧 | ≈ 16.66 ms（60 fps） |
| 单帧数据量 | 752 × 480 = 360,960 字节（8 bit） |
05 上电实测
模块插在 20 针接口板上，FPC 排线引出，采集画面直接送到 7 寸 TFT，全程不接电脑。镜头是 M12 螺纹，标配 6 mm F1.2（水平视场约 41°），换 3.6 mm 看更广、换 8/12 mm 看更远，拧下来就能换。
06 配套资料
资料包里是原版手册、模块原理图、SCCB 配置序列和 Verilog 采集工程，拿到就能改。
MT9V034 数据手册
Aptina 原版 PDF，含寄存器表、行场时序图与 48 脚 CLCC 封装尺寸。
模块原理图
MT9V034 VER1.0 原理图，20 针定义、上拉与串阻、RC 复位都在图上。
SCCB 初始化参数
常用窗口与帧率的寄存器序列，直接写进 FPGA 的 I²C 配置模块。
Verilog 采集例程
PCLK 上升沿采样、双口 RAM 缓存一帧，可接 VGA、HDMI 或 TFT 显示。
要换镜头、加滤光片或配整套采集方案？
把核心板型号、线束长度与目标帧率发给我们，按你的接口配好线束与例程。