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01 250 MSPS 的单通道 8 位 AD
AD9481 是 ADI 的 8 位单片模数转换器，针对高速与低功耗优化：片内自带 1.0 V 基准源和采样保持，只要 3.3 V 电源加一路差分编码时钟就能跑，多数场合不必再配外部基准或驱动器件。数字输出 TTL/CMOS 兼容，可选二进制补码或二进制格式，各数据位以交错方式随输出时钟一起给出——这正是模块分成 A、B 两组 8 位数据的由来。
250 MSPS × 8 bit
采样率上限 250 MSPS，采 10 MHz 信号一个周期能取到 25 个点；采 100 MHz 中频也能看清包络。手册里所有波形都在这个最高速率下抓取。
±1 V，SMA 直入
模拟输入范围 ±1 V（2 Vpp），SMA 座进、输入阻抗 50 Ω，−3 dB 模拟带宽 350 MHz。前级把信号衰减并抬到 AD9481 的输入区间，用户侧不需要自己搭偏置电路。
两组 8 位并行输出
D0A–D7A 与 D0B–D7B 各是一组 8 位总线，分别配 DCO− / DCO+ 输出时钟。FPGA 侧没有寄存器要配、没有配置总线，锁存两组数据再按交错顺序拼回即可。
24 针 2.54 直插
2×12、2.54 mm 排针，直接插华升各型 FPGA 核心板的扩展口；板上 R1 / R2 / R15 是接口定义选焊位，改焊即可对接正点原子开发板。
单 5 V 供电，板内出 3.3 V
模块只需一路 5 V（排针或端子），板上 LDO 生成 3.3 V 供 ADC 与控制电平。配本公司 FPGA 核心板时不需另配电源；用线性稳压电源，别用开关电源。
三平台例程齐全
Verilog 测试程序覆盖 ALTERA 与 XILINX，软件版本为 Quartus 13.0、Vivado 2021、ISE 14.7；用 SignalTap II / ILA 直接抓码值，另有采集到 PC 端显示的实验。
02 技术参数
下表逐项取自手册第 3 页「模块主要性能指标」。芯片侧说明取自手册第 2 页的模块简介。
| 模块类型 | 模数转换（ADC），单通道 |
|---|---|
| ADC 芯片 | AD9481（ADI），8 位单片 ADC，内置 1.0 V 基准电压源与采样保持 |
| 分辨率 / 采样率 | 8 bit / 250 MSPS（最高采样速率） |
| 输入电压范围 | ±1 V（2 Vpp），超过此范围会损坏芯片 |
| 模拟带宽 | 350 MHz（−3 dB） |
| 输入阻抗 / 输入接口 | 50 Ω / SMA |
| 基准电压 | 内部 1.0 V；控制电平信号 3.3 V |
| 输出格式 | 并行数据，分两组 8 位数据信号，TTL/CMOS 兼容，可选二进制补码或二进制 |
| 输出接口 | 2.54 mm 间距母座，2×12 共 24 PIN |
| 电源接口 | 2.54 mm 间距母座 / 端子（默认端子），单电源 5 V，请勿过压供电 |
配套、机械与资料
| 例程语言 | Verilog |
|---|---|
| 例程平台 | ALTERA / XILINX；Quartus 13.0、Vivado 2021、ISE 14.7 |
| 接口兼容 | 兼容正点原子开发板接口，可配华升多款 FPGA 核心板 |
| 典型应用 | 高速 ADC 采集、高频信号测量、数字示波器前端 |
| 模块尺寸 | 58.55 × 30.48 mm（长 × 宽，按随板 PCB 尺寸图）；外形与安装孔见下方尺寸图 |
03 从 SMA 到 AD 芯片：三级信号链
手册第 2 页给出了这张链路：±1 V 的信号先经衰减电路压到 ±0.5 V，再由信号调理电路抬到 1.5~2.5 V 送进 AD9481，最后从数字接口输出。衰减和偏置都做在板上，用户侧只需要一根射频线和一个信号源。
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输入电压与码值对照
手册给出两级换算：先算送到 AD 的电压 Vad = ½ Vin + 2，再算数字量 D = (Vin + 1) / 2 × 256。满量程 2 V 对应 256 个码，折算到输入端 1 LSB ≈ 7.81 mV。
| 输入 Vin | Vad（送 AD） | 数字量 D | 说明 |
|---|---|---|---|
| −1.00 V | 1.50 V | 0 | 负满量程 |
| −0.50 V | 1.75 V | 64 | 1/4 量程 |
| 0.00 V | 2.00 V | 128 | 零点（直流中心） |
| +0.50 V | 2.25 V | 192 | 3/4 量程 |
| +1.00 V | 2.50 V | 256 | 正满量程，8 bit 饱和 255 |
04 24 针接口与 FPGA 侧怎么接
手册第 5 页给了模块 ↔ FPGA 开发板的信号对应，一共 8 类信号。接线时按信号组对，具体到某一颗 FPGA 的管脚号，看资料包里的引脚映射表。
| 信号 | 方向 | 说明 |
|---|---|---|
| +5V / GND | 电源 | 单 5 V 供电，配套核心板可直接从扩展口取电；模块与 FPGA 必须共地 |
| CLK | 输入 | AD 控制时钟，由 FPGA 输出；手册要求用差分编码时钟驱动 AD9481 |
| PDN | 输入 | AD 掉电控制，FPGA 侧可拉低/拉高控制模块进入或退出掉电状态 |
| DCO− / DCO+ | 输出 | 数据 A 组 / B 组的输出时钟，各随一组数据一起送出，用来锁存 |
| D0A–D7A | 输出 | 8 位并行数据总线 A 组 |
| D0B–D7B | 输出 | 8 位并行数据总线 B 组，与 A 组按交错顺序拼回完整采样流 |
05 上电前必读
这一节基本是手册第 4 页「注意事项」的原意。高速 AD 对电源和信号源比对代码更敏感，先照这几条接好，能省掉大半调试时间。
用线性稳压电源
单电源 5 V，请勿过压，+5 V 与地不要接反。板上有模拟电路，尽量用纹波小的线性直流稳压电源，手册明确写着「千万不要使用开关电源供电」——开关电源纹波太大会直接进到采样结果里。
输入别超过 2 Vpp
SMA 输入，用射频线连接。允许的电压范围是 2 Vpp（±1 V），超过会烧毁芯片。输入端不要悬空，悬空时 AD 转换值会是不定值。
信号源设 50 Ω 驱动阻抗
模块输入阻抗 50 Ω，信号源端口默认是 50 Ω 输出阻抗，不设「驱动阻抗」就会分压一半。低端信号源没有这个功能时，把输出幅度设为 2 Vpp 才能得到 1 Vpp 的实际输入。
模块与 FPGA 共地
手册第 4、5 页两次强调共地。测试连接需要 FPGA 开发板、5 V 线性稳压电源（配本公司核心板不需专门电源）、射频线与信号源，任何一路地没接上，波形都会漂。
例程是参考程序
资料里的 FPGA 测试程序基于 ALTERA / XILINX 器件，在 Quartus II 13.0 或 Vivado 2021 下编写；换其它 FPGA 型号或软件版本，需参考例程自行移植。例程语言为 Verilog。
结果和仪器有关
本模块是高速 AD，手册建议用 FPGA 控制以充分发挥性能；同时注明测试结果与测试仪器有关，不同仪器之间有点偏差属正常现象。
06 上电实测
手册第 6~8 页的测试条件：AD 模块采样速率设到最高 250 MHz，输入正弦、方波、三角、锯齿四种信号，幅度 2 V，频率分别取 100 kHz、1 MHz、10 MHz，用 Quartus 的 SignalTap II 采集数据波形；另附超频测试与采集到 PC 端显示的实验。
① FPGA 测试：采样速率设到 250 MHz，正弦 / 方波 / 三角 / 锯齿四种波形，幅度 2 V、频率 100 kHz / 1 MHz / 10 MHz，Quartus SignalTap II 抓数；
② 超频测试：手册第 7 页的工程师验证记录，不是标称工作条件，本页指标仍以 250 MSPS 为准；
③ USB 采集：数据送 PC 端显示并保存；
④ 组合效果：ALTERA / XILINX 核心板实拍。
手册同时注明，测试结果与测试仪器有关，不同仪器之间有点偏差属于正常现象。
07 配套核心板、资料与选型
手册第 9 页拍了 ALTERA 与 XILINX 两种组合，第 10 页列出可选配套核心板。下面这张矩阵就是手册原图；具体到某个型号是否现货、以及套餐怎么配，以淘宝 SKU 和来电确认为准。
下单时怎么选
| IO 焊接方式 | 背面焊母座（直接插核心板）/ 正面焊排针（方便杜邦线）/ IO 不焊（自己焊线），出厂按套餐配置 |
|---|---|
| SMA 线 | 可选不带线或带线；接信号源、滤波器时一起配好更省事 |
| 核心板套餐 | 可选配 ALTERA / XILINX 多款核心板，手册第 10 页列有对应型号；组合前确认接口定义与选焊电阻 |
| 价格 | 随配置变化，以淘宝 SKU 为准；批量与定制可直接来电 |
模块原理图与 PCB
衰减、单端转差分、电源与 24 针接口定义都在图上；另有 BOM 与电阻配置表可查。
引脚映射表
按核心板型号逐项列出 FPGA 管脚与模块 24 针的对应关系，换板时先查这张表。
三平台采集例程
Verilog，Quartus 13.0 / Vivado 2021 / ISE 14.7，含 SignalTap、ILA 与 USB 上传 PC 的实验。
同门怎么选
要配整套采集方案，或核对接口定义？
把核心板型号、输入范围和采样率发给我们，按你的接口配好选焊电阻、线束与例程再发。